Katalog Vědecké knihovny v Olomouci, báze SVK06, záznam 000286319

Navigace: http://aleph.vkol.cz/pub / svk06 / 00028xxxx / 0002863xx / 000286319.htm

Chcete-li získat tento dokument, vstupte přímo do katalogu. Získat dokument z katalogu.
If you want to get more information about the document, enter the online catalog. Get the item from catalog.

FormátBK
Návěští-----nam--22--------450-
Identif.č.záznamuupv000286319
Datum+čas posl.zpr.20031107
Všeob.údaje zprac.19950823d2000----km-y0czey0103----ba
Jazyk popisné jedn.cze
Země vydání dokum.CZ
Název a odpovědnostZpůsob synchronizování výstupních frekvencí taktovacího generátoru v zařízení na externí vstupní frekvence a zařízení k provádění tohoto způsobu Synchronizing method of clock generator output frequencies in apparatus for external input frequencies and apparatus for making the same
Nakladatelské údajePraha Úřad průmyslového vlastnictví 2000
Obecné poznámkyDatum oznámení zápisu: 19940824
Obecné poznámkyDatum podání přihlášky: 19950823
Obecné poznámkyDatum zveřejnění přihlášky: 20000315
Obecné poznámkyPrávo přednosti: DE 1994/4431415
Obecné poznámkyČíslo přihlášky: 1995-2158
Anotace, referátThe invented method is carried out in such a manner that relatively inaccurate working frequency (FWORK) serving as fundamental frequency for a clock generator, is converted by means of a frequency synthesizer (FSYN) to accurate frequency. The external input frequency (FE) is then converted by means of an adjustable frequency evaluation circuit (FB) to standardized frequency (FNOR). Further a signal frequency (SIP) being transmitted by a phase digital control circuit (DPLL) is controlled synchronously with the standardized frequency (FNOR) and a frequency divider (FT) generates internal output frequencies (FA) of the system, whereby a phase analogous control circuit (APLL) makes the signal frequency (SIP) corrections that serve for preventing time jumps of the output frequencies (FA). The frequency synthesizer (FSYN), the frequency evaluation circuit (FB), the phase digital control circuit (DPLL) and the frequency divider (FT) are integrated in the clock generator circuit (TG-ASIC). eng
Anotace, referátZpůsob se provádí tak, že relativně nepřesná pracovní frekvence (FWORK), sloužící jako základní frekvence pro taktovací generátor, se frekvenčním syntetizátorem (FSYN) přemění na přesnou frekvenci. Externí vstupní frekvence (FE) se prostřednictvím nastavitelného frekvenčního vyhodnocovacího obvodu (FB) přemění na normovanou frekvenci (FNOR). Dále se signální frekvence (SIP), vysílaná digitálním regulačním obvodem (DPLL) fáze, reguluje synchronně s normovanou frekvencí (FNOR) a frekvenční dělič (FT) vytváří interní výstupní frekvence (FA) systému, přičemž předřazený analogový regulační obvod (APLL) fáze provádí korekce signální frekvence (SIP), které slouží k zabránění časových skoků výstupních frekvencí (FA). Frekvenční syntetizátor (FSYN), frekvenční vyhodnocovací obvod (FB), digitální regulační obvod (DPLL) fáze a frekvenční dělič (FT) jsou integrovány v obvodu taktovacího generátoru (TG-ASIC). cze
Souběžný názevSynchronizing method of clock generator output frequencies in apparatus for external input frequencies and apparatus for making the same
Další system.sel.j.G 06F 001/12 MPT
Další system.sel.j.H 03L 007/06 MPT
Další system.sel.j.H 04L 007/00 MPT
Osobní jm.-sekund.oEgbers Jochen Berlin (DE) p
Osobní jm.-sekund.oGeorge Rainer Berlin (DE) p
Osobní jm.-sekund.oHuhn Karl Eckardt Berlin (DE) p
Osobní jm.-sekund.oRiehm Nikolaus Hamburg (DE) p
Osobní jm.-sekund.oČermák Karel Praha 1, Národní tř. 3211000 z
Korpor.,akce-sek.o.DeTeWe-Deutsche Telephonwerke Aktiengesellschaft & Co. Berlin (DE) m
Zdroj.pův.katalog.CZ ÚPV 20000315
Zdroj.pův.katalog.CZ OLA001 20031107
Sigla,sign.vlastn.OLA001 286319
Počet exemplářů1
Logická bázeB6
Katalogizátor20031107 SVK06 1838
Katalogizátor20060721 SVK06 1400